We schrijven de testbench module en draaien de simulatie in de ModelSim omgeving van Altera.
Noodzakelijk
- - computer;
- - geïnstalleerde ontwikkelomgeving Quartus II + ModelSim.
instructies:
Stap 1
De eerste stap is ervoor te zorgen dat het pad naar de ModelSim-tool is opgegeven in de Quartus II-ontwikkelomgeving. Open hiervoor het menu Extra -> Opties. Ga in de opties naar Algemeen -> EDA Tool-opties. We vinden het veld ModelSim-Altera en typen C: / altera / 13.0sp1 / modelsim_ase / win32aloem erin of, door op de knop met drie stippen te klikken, zoeken we naar deze map op onze computer. Voor een andere versie van Quartus dan de mijne heb je natuurlijk je eigen pad naar de map "win32aloem".
Stap 2
U heeft een project voor een FPGA in Quartus II. Hoe u tests of testbanken schrijft (testbench) - dit is een onderwerp voor een apart artikel. Laten we voor nu aannemen dat je testbench al is geschreven. Nu moet je de ontwikkelomgeving vertellen welke test je wilt gebruiken bij het simuleren. Open hiervoor de instellingen via het menu Opdrachten -> Instellingen … In het geopende venster, in de sectie EDA Tool-instellingen -> Simulatie, klik je op de knop Testbanken … Hier kun je trouwens instellen verschillende tests en schakel over naar de vereiste bij het samenstellen van het project.
Stap 3
Er is een venster geopend voor het bewerken van tests. We hebben nog geen testbanken aangemaakt, dus de lijst is leeg. Klik op de knop Nieuw … In het geopende venster moet u de testinstellingen instellen.
Klik links van het veld op de knop met drie stippen. Selecteer het bestand met de testbench-code en klik op Openen. Klik nu op de knop Toevoegen. De test verscheen in de lijst met tests.
Stel daarna in het veld de naam in van de module op het hoogste niveau die in uw testbench is gedefinieerd. U kunt elke naam in het veld invoeren, standaard wordt deze automatisch gemaakt op dezelfde manier als de naam van de module.
Dat is alles, we hebben de basistestinstellingen ingesteld. Klik tweemaal op OK. Nu is onze test verschenen in de vervolgkeuzelijst met testbanken. Klik nogmaals op OK.
Stap 4
Als je de synthese van het project nog niet hebt gedaan, is het tijd om het te doen. Selecteer Processing -> Start -> Start Analysis & Synthesis in het menu, of druk op de toetsencombinatie Ctrl + K, of klik gewoon op het bijbehorende pictogram in het bovenste paneel.
Stap 5
Simulatie kan worden gestart. Selecteer Tools -> Run Simulation Tool -> RTL Simulation in het menu (1) of klik op het RTL Simulation-pictogram in het bovenste paneel (2).
Stap 6
De ModelSim-tool start, die alle instructies uitvoert die in uw testbench zijn geschreven, en stopt (als u dit specifiek hebt aangegeven met de $ stop-instructie in de testcode). Het scherm toont de niveaudiagrammen van de FPGA-ingangs- en uitgangssignalen die u in uw project hebt beschreven.
